التفاصيل البيبلوغرافية
| العنوان: |
IMPLEMENTAÇÃO E SIMULAÇÃO DE UMA UNIDADE LÓGICA E ARITMÉTICA DE 16 BITS COM AS OPERAÇÕES DE MULTIPLICAÇÃO, DESLOCAMENTO E ROTAÇÃO DE BITS EM VHDL |
| المؤلفون: |
FERREIRA DE OLIVEIRA, ANDRESSA, DE OLIVEIRA, ELIAN MIGUEL, HEMERLY GAZZANI, MAURO, LOPES SILVA, KÁTIA |
| المصدر: |
Intercursos Revista Científica; v. 20 n. 1 (2021): Intercursos Revista Científica - Jan-Junh. 2021 ; 2179-9059 ; 1678-2402 |
| بيانات النشر: |
EdUEMG |
| سنة النشر: |
2021 |
| المجموعة: |
Periódicos UdUEMG (Universidade do Estado de Minas Gerais - UEMG) |
| مصطلحات موضوعية: |
ULA, LDH, Bancada de Teste |
| الوصف: |
Este trabalho apresenta a implementação em VHDL de uma ULA(Unidade Lógica e Aritmética) de 16 bits com as 11 operações lógicas e aritméticas, além das operações de multiplicação, deslocamento e rotação de bits. Os resultados das simulações de casos de testes foram gerados utilizando test benches específicas da linguagem VHDL. O modelo da ULA foi projetado possibilitando que o módulo possa ser utilizado como componente para o projeto de ULA 16, 32, 64 bits ou mais. Os resultados da simulação comprovam que este projeto foi executado com sucesso conforme o esperado. |
| نوع الوثيقة: |
article in journal/newspaper |
| وصف الملف: |
application/pdf |
| اللغة: |
Portuguese |
| Relation: |
https://revista.uemg.br/index.php/intercursosrevistacientifica/article/view/6321/3802; https://revista.uemg.br/index.php/intercursosrevistacientifica/article/view/6321 |
| الاتاحة: |
https://revista.uemg.br/index.php/intercursosrevistacientifica/article/view/6321 |
| Rights: |
Copyright (c) 2021 Intercursos Revista Científica |
| رقم الانضمام: |
edsbas.C3919A02 |
| قاعدة البيانات: |
BASE |