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Diseño de Funciones con HDL: Tablas VHDL
| العنوان: | Diseño de Funciones con HDL: Tablas VHDL |
|---|---|
| المؤلفون: | Gadea Gironés, Rafael |
| المساهمون: | Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació, Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica |
| سنة النشر: | 2023 |
| المجموعة: | Universitat Politécnica de Valencia: RiuNet / Politechnical University of Valencia |
| مصطلحات موضوعية: | Diseño de funciones, High Level Synthesis (HLS), VHDL, Verilog, Read-only memory (ROM), 3306 - Ingeniería y tecnología eléctrica |
| الوصف: | Realización mediante de funciones en VHDL mediante tablas ; https://polimedia.upv.es/visor/?id=0d9ee1d0-d86b-11ed-98a2-2181e0407ace ; Gadea Gironés, R. (2023). Diseño de Funciones con HDL: Tablas VHDL. http://hdl.handle.net/10251/193889 |
| نوع الوثيقة: | course material |
| اللغة: | Spanish; Castilian |
| Relation: | http://hdl.handle.net/10251/193889 |
| الاتاحة: | http://hdl.handle.net/10251/193889 |
| Rights: | http://creativecommons.org/licenses/by/4.0/ ; info:eu-repo/semantics/openAccess |
| رقم الانضمام: | edsbas.2D84605 |
| قاعدة البيانات: | BASE |
| الوصف غير متاح. |