-
1Academic Journal
المؤلفون: V. Kral
المصدر: Radioengineering, Vol 32, Iss 4, Pp 557-567 (2023)
مصطلحات موضوعية: 5g chips, area-friendly design, automotive, consumer flip-flops, digital standard cell, dynamic power, leakage, low power chips, multi-bit pulsed latch, pulsed latch, saving area, scan mode, serial shifter, static power, Electrical engineering. Electronics. Nuclear engineering, TK1-9971
وصف الملف: electronic resource
-
2Academic Journal
المؤلفون: Kral, V.
مصطلحات موضوعية: 5G chips, area-friendly design, automotive, consumer flip-flops, digital standard cell, dynamic power, leakage, low power chips, multi-bit pulsed latch, pulsed latch, saving area, scan mode, serial shifter, static power
وصف الملف: text; 557-567; application/pdf
Relation: Radioengineering; https://www.radioeng.cz/fulltexts/2023/23_04_0557_0567.pdf; Radioengineering. 2023 vol. 32, č. 4, s. 557-567. ISSN 1210-2512; https://hdl.handle.net/11012/244215
-
3Dissertation/ Thesis
المؤلفون: Kříž, Lukáš
المساهمون: Král, Vojtěch, Frýza, Tomáš
مصطلحات موضوعية: Digitální Standardní buňka, CMOS technologie, Hodinově vyvážené buňky, Hodinově nevyvážené buňky, Hold time, Setup time, Statická časová analýza, Syntéza hodinového stromu, Netlist, Python, Diferenciální evoluce, Metoda půlení intervalů, Digital standard cell, CMOS technology, Clock balanced cells, Clock unbalanced cells, Static timing analysis, Clock tree synthesis, Differential evolution, Interval halving method
وصف الملف: application/pdf; application/octet-stream; text/html
Relation: KŘÍŽ, L. Vývoj algoritmu pro optimalizaci hodinově vyvážených buněk v digitálně standardní knihovně [online]. Brno: Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií. 2024.; 159030; https://hdl.handle.net/11012/246738
الاتاحة: https://hdl.handle.net/11012/246738
-
4
المؤلفون: Olsson, Thomas, Nilsson, Peter
المصدر: 2002 IEEE Asia-Pacific Conference on ASIC. Proceedings,Taipei, Taiwan,-- 2002 IEEE Asia-Pacific Conference on ASIC. Proceedings (Cat. No.02EX547). :275-278
مصطلحات موضوعية: CMOS all-digital PLL clock multipliers, clock multiplying circuits, off-chip components, digital standard cell libraries, process portable IP-blocks, CMOS process, PLL supply voltage, PLL frequency range, synthesizable VHDL code, PLL on-chip area, integrated digital PLL, 152 to 366 MHz, 3.0 V, digital system process change simulation, 0.35 micron, Teknik, Elektroteknik och elektronik, Engineering and Technology, Electrical Engineering, Electronic Engineering, Information Engineering
-
5Electronic Resource
المؤلفون: Kral, V.
مصطلحات الفهرس: 5G chips, area-friendly design, automotive, consumer flip-flops, digital standard cell, dynamic power, leakage, low power chips, multi-bit pulsed latch, pulsed latch, saving area, scan mode, serial shifter, static power
-
6Electronic ResourceVývoj algoritmu pro optimalizaci hodinově vyvážených buněk v digitálně standardní knihovně
المؤلفون: Král, Vojtěch, Frýza, Tomáš, Kříž, Lukáš
مصطلحات الفهرس: Digitální Standardní buňka, CMOS technologie, Hodinově vyvážené buňky, Hodinově nevyvážené buňky, Hold time, Setup time, Statická časová analýza, Syntéza hodinového stromu, Netlist, Python, Diferenciální evoluce, Metoda půlení intervalů, Digital standard cell, CMOS technology, Clock balanced cells, Clock unbalanced cells, Static timing analysis, Clock tree synthesis, netlist, Differential evolution, Interval halving method, Text
-
7Electronic ResourceVývoj algoritmu pro optimalizaci hodinově vyvážených buněk v digitálně standardní knihovně
المؤلفون: Král, Vojtěch, Frýza, Tomáš, Kříž, Lukáš
مصطلحات الفهرس: Digitální Standardní buňka, CMOS technologie, Hodinově vyvážené buňky, Hodinově nevyvážené buňky, Hold time, Setup time, Statická časová analýza, Syntéza hodinového stromu, Netlist, Python, Diferenciální evoluce, Metoda půlení intervalů, Digital standard cell, CMOS technology, Clock balanced cells, Clock unbalanced cells, Static timing analysis, Clock tree synthesis, netlist, Differential evolution, Interval halving method, Text