المؤلفون: Gouvine, Gabriel, Chotin, Roselyne, Zaourar, Lilia, Fontaine, Jonathan

مصطلحات موضوعية: logic locking, yosys plugin

Relation: https://github.com/Coloquinte/moosic-yosys-plugin/tree/v1.0.0; https://doi.org/10.5281/zenodo.10390403; https://doi.org/10.5281/zenodo.11034426; oai:zenodo.org:11034426

الاتاحة: https://doi.org/10.5281/zenodo.11034426

المؤلفون: Gouvine, Gabriel, Chotin, Roselyne, Zaourar, Lilia, Fontaine, Jonathan

مصطلحات موضوعية: logic locking, yosys plugin

Relation: https://github.com/Coloquinte/moosic-yosys-plugin/tree/v0.0.4; https://doi.org/10.5281/zenodo.10390403; https://doi.org/10.5281/zenodo.10391922; oai:zenodo.org:10391922

الاتاحة: https://doi.org/10.5281/zenodo.10391922

المؤلفون: Muttur, Anurag V

المصدر: Masters Theses

مصطلحات موضوعية: synthesis, formal, verification, equivalence, fpga, yosys, VLSI and Circuits, Embedded and Hardware Systems

وصف الملف: application/pdf

Relation: https://scholarworks.umass.edu/masters_theses_2/1237; https://scholarworks.umass.edu/context/masters_theses_2/article/2307/viewcontent/amuttur_thesis.pdf

الاتاحة: https://scholarworks.umass.edu/masters_theses_2/1237
https://doi.org/10.7275/31043432
https://scholarworks.umass.edu/context/masters_theses_2/article/2307/viewcontent/amuttur_thesis.pdf

المؤلفون: Сусловець, Р. І., Чумак, В. С.

مصطلحات موضوعية: YOSYS, FPGA, Intel, Xilinx

وصف الملف: application/pdf

Relation: Сусловець Р. І. Використання YOSYS для синтезу та оптимізації цифрових схем на базі FPGA / Р. І. Сусловець; наук. кер. В. С. Чумак // Актуальні питання та перспективи проведення наукових досліджень : матеріали VII Міжнар. студентської наук. конф., 28 червня 2024 р. – м. Умань, 2024. – С. 64-66.; https://openarchive.nure.ua/handle/document/27245

الاتاحة: https://openarchive.nure.ua/handle/document/27245

المؤلفون: Emil Jiří Tywoniak

المساهمون: Vítek Stanislav, Onderka Jan

مصطلحات موضوعية: syntéza logiky, formální verifikace, automatizace fyzického návrhu, placement, routing, EDA, HDL, FPGA, ASIC, Yosys, OpenROAD, logic synthesis, formal verification, physical design automation

وصف الملف: application/pdf; application/octet-stream

Relation: KOS-1198094110805; http://hdl.handle.net/10467/107315

الاتاحة: http://hdl.handle.net/10467/107315

المؤلفون: Plevač, Lukáš

المساهمون: Mrázek, Vojtěch, Vašíček, Zdeněk

المصدر: PLEVAČ, L. Aproximace obvodů v nástroji Yosys [online]. Brno: Vysoké učení technické v Brně. Fakulta informačních technologií. 2022.

مصطلحات موضوعية: kombinační obvod, optimalizace, optimalizace kombinačních obvodů, logické hradlo, Kartézské genetické programování, CGP, AIG, MIG, hradlová reprezentace, And-inverter graph, Majority-Inverter Graph, Yosys, Verilog, combinational circuit, optimization, combinational circuits optimization, logic gate, Cartesian genetic programming, logic gates representation

وصف الملف: text/html

Relation: http://hdl.handle.net/11012/207211

الاتاحة: http://hdl.handle.net/11012/207211

المؤلفون: Muttur, Anurag V

المصدر: Masters Theses.

مصطلحات موضوعية: synthesis, formal, verification, equivalence, fpga, yosys, VLSI and Circuits, Embedded and Hardware Systems

وصف الملف: application/pdf

الاتاحة: https://scholarworks.umass.edu/masters_theses_2/1237
https://scholarworks.umass.edu/cgi/viewcontent.cgi?article=2307&context=masters_theses_2

المؤلفون: Mrázek, Vojtěch, Vašíček, Zdeněk, Plevač, Lukáš

مصطلحات الفهرس: kombinační obvod, optimalizace, optimalizace kombinačních obvodů, logické hradlo, Kartézské genetické programování, CGP, AIG, MIG, hradlová reprezentace, And-inverter graph, Majority-Inverter Graph, Yosys, Verilog, combinational circuit, optimization, combinational circuits optimization, logic gate, Cartesian genetic programming, logic gates representation, Text

URL: http://hdl.handle.net/11012/207211

المؤلفون: Mrázek, Vojtěch, Vašíček, Zdeněk, Plevač, Lukáš

مصطلحات الفهرس: kombinační obvod, optimalizace, optimalizace kombinačních obvodů, logické hradlo, Kartézské genetické programování, CGP, AIG, MIG, hradlová reprezentace, And-inverter graph, Majority-Inverter Graph, Yosys, Verilog, combinational circuit, optimization, combinational circuits optimization, logic gate, Cartesian genetic programming, logic gates representation, Text

URL: http://hdl.handle.net/11012/207211

المؤلفون: Mrázek, Vojtěch, Vašíček, Zdeněk

مصطلحات الفهرس: kombinační obvod, optimalizace, optimalizace kombinačních obvodů, logické hradlo, Kartézské genetické programování, CGP, AIG, MIG, hradlová reprezentace, And-inverter graph, Majority-Inverter Graph, Yosys, Verilog, combinational circuit, optimization, combinational circuits optimization, logic gate, Cartesian genetic programming, logic gates representation, Text

URL: http://hdl.handle.net/11012/207211

المؤلفون: Mrázek, Vojtěch, Vašíček, Zdeněk

مصطلحات الفهرس: kombinační obvod, optimalizace, optimalizace kombinačních obvodů, logické hradlo, Kartézské genetické programování, CGP, AIG, MIG, hradlová reprezentace, And-inverter graph, Majority-Inverter Graph, Yosys, Verilog, combinational circuit, optimization, combinational circuits optimization, logic gate, Cartesian genetic programming, logic gates representation, Text

URL: http://hdl.handle.net/11012/207211

المؤلفون: Mrázek, Vojtěch, Vašíček, Zdeněk

مصطلحات الفهرس: kombinační obvod, optimalizace, optimalizace kombinačních obvodů, logické hradlo, Kartézské genetické programování, CGP, AIG, MIG, hradlová reprezentace, And-inverter graph, Majority-Inverter Graph, Yosys, Verilog, combinational circuit, optimization, combinational circuits optimization, logic gate, Cartesian genetic programming, logic gates representation, Text

URL: http://hdl.handle.net/11012/207211