يعرض 1 - 14 نتائج من 14 نتيجة بحث عن '"Sheen, Ruey-Bin"', وقت الاستعلام: 1.00s تنقيح النتائج
  1. 1
    Patent
    Optimized layout cell
    View record in USPTO Patent Grants

    أضف إلى المفضلة
  2. 2
    Conference
    Embedded PLL Phase Noise Measurement Based on a PFD/CP MASH 1-1-1 ΔΣ Time-to-Digital Converter in 7nm CMOS

    المؤلفون: Chou, Mao-Hsuan, Chang, Ya-Tin, Tsai, Tsung-Hsien, Lu, Tsung-Che, Liao, Chia-Chun, Kuo, Hung-Yi, Sheen, Ruey-Bin, Chang, Chih-Hsien, Hsieh, Kenny C. H., Loke, Alvin L. S., Chen, Mark

    المصدر: 2020 IEEE Symposium on VLSI Circuits ; page 1-2

    الاتاحة: https://doi.org/10.1109/vlsicircuits18222.2020.9162789
    http://xplorestaging.ieee.org/ielx7/9146894/9162771/09162789.pdf?arnumber=9162789

    View record in BASE

    أضف إلى المفضلة
  3. 3
    Academic Journal
    A 55.9-fs Integrated Jitter (100 kHz–100 MHz) Hybrid LC-Tank PLL in 5-nm FinFET Using Programmable Phase Realignment and Dynamic Coarse Tuning

    المؤلفون: Tsai, Tsung-Hsien, Sheen, Ruey-Bin, Hsu, Sheng-Yun, Chang, Chih-Hsien, Staszewski, R. Bogdan

    المساهمون: Science Foundation Ireland

    المصدر: IEEE Solid-State Circuits Letters ; volume 4, page 230-233 ; ISSN 2573-9603

    الاتاحة: http://dx.doi.org/10.1109/lssc.2021.3130575
    http://xplorestaging.ieee.org/ielx7/8011414/9329187/09627151.pdf?arnumber=9627151

    View record in BASE

    أضف إلى المفضلة
  4. 4
    Academic Journal
    A Hybrid-PLL (ADPLL/Charge-Pump PLL) Using Phase Realignment With 0.6-us Settling, 0.619-ps Integrated Jitter, and −240.5-dB FoM in 7-nm FinFET

    المؤلفون: Tsai, Tsung-Hsien, Sheen, Ruey-Bin, Chang, Chih-Hsien, Hsieh, Kenny Cheng-Hsiang, Staszewski, Robert Bogdan

    المساهمون: Science Foundation Ireland

    المصدر: IEEE Solid-State Circuits Letters ; volume 3, page 174-177 ; ISSN 2573-9603

    الاتاحة: http://dx.doi.org/10.1109/lssc.2020.3010278
    http://xplorestaging.ieee.org/ielx7/8011414/8952828/09144287.pdf?arnumber=9144287

    View record in BASE

    أضف إلى المفضلة
  5. 5
    Conference
    A Cascaded PLL (LC-PLL + RO-PLL) with a Programmable Double Realignment Achieving 204fs Integrated Jitter (100kHz to 100MHz) and -72dB Reference Spur

    المؤلفون: Tsai, Tsung-Hsien, Sheen, Ruey-Bin, Hsu, Sheng-Yun, Chang, Ya-Tin, Chang, Chih-Hsien, Staszewski, Robert Bogdan

    المصدر: 2022 IEEE International Solid- State Circuits Conference (ISSCC) ; volume 64, page 1-3

    الاتاحة: http://dx.doi.org/10.1109/isscc42614.2022.9731676
    http://xplorestaging.ieee.org/ielx7/9731529/9731102/09731676.pdf?arnumber=9731676

    View record in BASE

    أضف إلى المفضلة
  6. 6
    Patent
    System and method for aligning data bits
    View record in USPTO Patent Grants

    أضف إلى المفضلة
  7. 7
    Patent
    Semiconductor mismatch reduction
    View record in USPTO Patent Grants

    أضف إلى المفضلة
  8. 8
    Patent
    Built-in self-test circuit for liquid crystal display source driver
    View record in USPTO Patent Grants

    أضف إلى المفضلة
  9. 9
    Patent
    Semiconductor Mismatch Reduction
    View record in USPTO Patent Applications

    أضف إلى المفضلة
  10. 10
    Patent
    BUILT-IN SELF-TEST CIRCUIT FOR LIQUID CRYSTAL DISPLAY SOURCE DRIVER
    View record in USPTO Patent Applications

    أضف إلى المفضلة
  11. 11
    Patent
    System and method for calibrating on-die components
    View record in USPTO Patent Grants

    أضف إلى المفضلة
  12. 12
    Patent
    Clock and data recovery systems and methods
    View record in USPTO Patent Applications

    أضف إلى المفضلة
  13. 13
    Conference
    A 0.2GHz to 4GHz Hybrid PLL (ADPLL/Charge-Pump-PLL) in 7NM FinFET CMOS Featuring 0.619PS Integrated Jitter and 0.6US Settling Time at 2.3MW

    المؤلفون: Tsai, Tsung-Hsien, Sheen, Ruey-Bin, Chang, Chih-Hsien, Staszewski, Robert Bogdan

    المصدر: 2018 IEEE Symposium on VLSI Circuits

    الاتاحة: http://dx.doi.org/10.1109/vlsic.2018.8502274
    http://xplorestaging.ieee.org/ielx7/8484863/8502213/08502274.pdf?arnumber=8502274

    View record in BASE

    أضف إلى المفضلة
  14. 14
    Dissertation/ Thesis
    A High-Speed, Low-Voltage CMOS Phase-Locked Loop
    高速、低電壓CMOS鎖相迴路

    المؤلفون: Sheen, Ruey Bin, 沈瑞濱

    Thesis Advisors: Oscal T.-C. Chen, 陳自強

    وصف الملف: 68

    الاتاحة: http://ndltd.ncl.edu.tw/handle/04528243021602958007

    View record in Networked Digital Library of Theses & Dissertations

    أضف إلى المفضلة
أدوات البحث: أحصل على تغذية RSS – أرسل هذا البحث بالبريد الإلكتروني – حفظ البحث – جدول التنبيهات: لا شيء